「A Robust Algorithm for Pessimistic Analysis of Logic Masking Effects in Combinational Circuits」

［IPSJ Transactions on System LSI Design Methodology Vol.5 pp.55-62］
［論文概要］

　Analyzing logic masking effects is an important key to evaluate soft error tolerance of circuits. Exact analysis of them is not scalable, since the time complexity is proportional to the square of the circuit size. This paper shows a heuristic algorithm which guarantees pessimistic analysis using multiple CODCs (Compatible combinations of Observability Don't Cares). The time complexity of the proposed algorithm is proportional to the circuit size. Experimental results show that the proposed algorithm runs 562 times faster than an exact algorithm for a circuit with 92,000 gates. It estimates average susceptibility of gate 11.5% larger than the exact value. The state-of-the-art heuristic AnSER estimates average susceptibility with 96% underestimation for circuits protected with partial TMR (Triple Modular Redundancy). The proposed algorithm estimates average susceptibility with 37.9% overestimation for such circuits. The proposed algorithm is useful to analyze logic masking effects pessimistically and quickly.

［推薦理由］

　本論文は、集積回路の微細化、低電圧化によって深刻化しているソフトエラーの影響を評価するアルゴリズムを提案している。特に、組み合わせ回路に発生する放射線起因のパルスは、フリップフロップに取り込まれ、エラーが顕在化するかが、論理的なマスキングによって変化する。本論文は、組み合わせ回路のソフトエラーに注目し、論理的マスキングを考慮したソフトエラー発生率の評価を高速に行う手法を提案しており、精度と高速化のバランスが良く有望な手法である。今後ますます深刻になるソフトエラーに関する基礎研究であり、今後の発展と応用が大いに期待される。